21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)

點(diǎn))，全加器等等。(未知)

22、卡諾圖寫出邏輯表達(dá)使。(威盛VIA 2003.11.06 上海筆試試題)

23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve? (威

盛筆試題circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)

27、用mos管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛筆試題circuit design-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。(Infineon筆

試)

30、畫出CMOS的圖，畫出tow-to-one mux gate。(威盛VIA 2003.11.06 上海筆試試題)

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。(飛利浦-大唐筆試)

32、畫出Y=AB+C的cmos電路圖。(科廣試題)

33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。(飛利浦-大唐筆試)

34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=AB+C(D+E)。(仕蘭微電子)

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。(未知)

36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化

簡(jiǎn))。

37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。

(Infineon筆試)

38、為了實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D)，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什

么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)

39、用與非門等設(shè)計(jì)全加法器。(華為)

40、給出兩個(gè)門電路讓你分析異同。(華為)